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src/adrgenUnit.vhd → src/hdl/adrgenUnit.vhd

@@ -22,14 +22,12 @@ end adrgenUnit;
 
 architecture Behavioral of adrgenUnit is
 
---
--- Write here your VHDL code
---
+__BLANK__
+
 
 begin
 
---
--- Write here your VHDL code
---
+__BLANK__
+
 
 end Behavioral;

src/automate.vhd → src/hdl/automate.vhd

 
-library IEEE;
-use IEEE.STD_LOGIC_1164.all;
+library ieee;
+use ieee.std_logic_1164.all;
 
 entity automate is
     port (
@@ -9,29 +9,28 @@ entity automate is
         I_go           : in  std_logic;
         I_EndImage     : in  std_logic;
         I_NewLine      : in  std_logic;
-        -- signaux de commandes vers l'unit oprative
+        -- signaux de commandes vers l'unit� op�rative
         O_ldPix11      : out std_logic;
         O_ldPix21      : out std_logic;
         O_ldPix31      : out std_logic;
         O_shReg        : out std_logic;
         O_ldPixEdge    : out std_logic;
-        -- signaux de commandes vers le gnrateur d'adresses
+        -- signaux de commandes vers le g�n�rateur d'adresses
         O_clr_PtrLine  : out std_logic;
         O_inc_PtrLine  : out std_logic;
         O_clr_PtrCol   : out std_logic;
         O_inc_PtrCol   : out std_logic;
         O_selPix       : out std_logic_vector (1 downto 0);
-        -- signaux de commandes vers les mmoires
+        -- signaux de commandes vers les m�moires
         O_enM_R        : out std_logic;
         O_enM_W        : out std_logic;
-        -- signal de commande vers le contrleur VGA
+        -- signal de commande vers le contr�leur VGA
         O_StartDisplay : out std_logic
         );
 end automate;
 
 architecture Behavioral of automate is
 
--- dfinir un type numr avec les tats de la FSM et deux signaux de ce type
     type automate_state_type is (Idle, Init, Pix1, Pix2, Pix3, sh1, Pix4, Pix5,
                                  Pix6, sh2, Pix7, Pix8, Pix9, Exec, OutEdge,
                                  sh3, EndSobel);
@@ -72,11 +71,11 @@ begin
         case current_state is
 
             when Idle =>
-                -- calcul des sorties SPECIFIQUES  l'tat
+                -- calcul des sorties SPECIFIQUES � l'�tat
                 O_clr_PtrLine <= I_go;
                 O_clr_PtrCol  <= I_go;
 
-                -- calcul de l'tat suivant
+                -- calcul de l'�tat suivant
                 if(I_go = '1') then
                     next_state <= Init;
                 else
@@ -84,11 +83,11 @@ begin
                 end if;
 
             when Init =>
-                -- calcul des sorties SPECIFIQUES  l'tat
+                -- calcul des sorties SPECIFIQUES � l'�tat
                 O_enM_R  <= '1';
                 O_selPix <= "00";
 
-                -- calcul de l'tat suivant
+                -- calcul de l'�tat suivant
                 if(I_EndImage = '0') then
                     next_state <= Pix1;
                 else
@@ -96,12 +95,12 @@ begin
                 end if;
 
             when Pix1 =>
-                -- calcul des sorties SPECIFIQUES  l'tat
+                -- calcul des sorties SPECIFIQUES � l'�tat
                 O_ldPix11 <= '1';
                 O_enM_R   <= '1';
                 O_selPix  <= "01";
 
-                -- calcul de l'tat suivant
+                -- calcul de l'�tat suivant
                 next_state <= Pix2;
 
             when Pix2 =>
@@ -109,9 +108,8 @@ begin
 
 
 
---
--- Write here your VHDL code
---
+__BLANK__
+
 
 
 

src/gradientUnit.vhd → src/hdl/gradientUnit.vhd

 
-library IEEE;
-use IEEE.STD_LOGIC_1164.all;
-use IEEE.NUMERIC_STD.all;
+library ieee;
+use ieee.std_logic_1164.all;
+use ieee.numeric_std.all;
 
 entity gradientUnit is
     port (I_Pix11, I_Pix12, I_Pix13 : in  std_logic_vector (7 downto 0);
@@ -14,14 +14,12 @@ end gradientUnit;
 
 architecture Behavioral of gradientUnit is
 
---
--- Write here your VHDL code
---
+__BLANK__
+
 
 begin
 
---
--- Write here your VHDL code
---
+__BLANK__
+
 
 end Behavioral;

src/pixedgeReg.vhd → src/hdl/pixedgeReg.vhd

@@ -14,14 +14,12 @@ end pixedgeReg;
 
 architecture Behavioral of pixedgeReg is
 
---
--- Write here your VHDL code
---
+__BLANK__
+
 
 begin
 
---
--- Write here your VHDL code
---
+__BLANK__
+
 
 end Behavioral;

src/regUnit.vhd → src/hdl/regUnit.vhd

 
-library IEEE;
-use IEEE.STD_LOGIC_1164.all;
-use IEEE.NUMERIC_STD.all;
+library ieee;
+use ieee.std_logic_1164.all;
+use ieee.numeric_std.all;
 
 entity regUnit is
     port (I_clk                     : in  std_logic;
@@ -29,9 +29,7 @@ begin
     begin
         if(rising_edge(I_clk)) then
 
---
--- Write here your VHDL code
---
+__BLANK__
 
         end if;
     end process;